關鍵詞——均衡！
如果沒有將均衡功能直接設計到FPGA I/O架構中，那么任何設備連接到DDR3 SDRAM DIMM都將是復雜的，而且成本還高，需要大量的外部元器件，包括延時線和相關的控制。
什么是均衡？為什么如此重要？
為 了在支持更高頻率時提高信號完整性，JEDEC委員會定義了一個fly-by(飛越式)端接方案，該方案采用了時鐘和命令/地址總線信號來改善信號完整性 以支持更高的性能。當時鐘和地址/命令通過DIMM時，fly-by拓撲結構通過故意引起每個DRAM上的時鐘和數據/選通之間的飛行時間偏移(flight-time skew)來減小并發開關噪聲(SNN)，如圖1所示。
飛行時間偏移可能高達0.8 tCK，當該偏移被擴展得足夠寬時，將不知道數據在兩個時鐘周期中的哪個內返回。因此，均衡功能可以使控制器通過調節每個字節通道內的時序來補償這一偏移。最新的FPGA能夠為各種應用提供與雙倍數據率SDRAM存儲器接口的許多功能。但是，要與最新的DDR3 SDRAM一道使用，還需要更魯棒的均衡方案。
FPGA I/O結構
像Altera Stratix III系列高性能FPGA提供的I/O速度高達400 MHz (800 Mbps)，還具有很高的靈活性，能夠支持現有的和新興的外部存儲器標準，如DDR3。
圖1：DDR3 SDRAM DIMM：飛行時間偏移降低了SSN，數據必須被控制器調高到兩個時鐘周期。
讀均衡
在 讀取操作中，存儲器控制器必須補償由飛越存儲器拓撲引起的、影響讀取周期的延時。均衡可以被視作為出現在數據通道上的比I/O本身延時還要大的延時。每個 DQS都要求一個同步時鐘位置的獨立相移(經過了工藝、電壓和溫度(PVT)補償)。圖2顯示出同一讀取命令下從DIMM返回的兩個DQS組。
圖2：I/O單元中的1T、下降沿和均衡寄存器。
一開始，每個分開的DQS被移相90度，從而捕獲與該組相關的DQ數據。然后用一個自由運行的再同步時鐘(頻率和相位與DQS相同)將數據從捕獲域轉移到圖2所示用粉紅色和橙色連線表示的均衡電路中。在這個階段，每個DQS組都有一個獨立的再同步時鐘。
接 著DQ數據被送到1T寄存器。圖2中給出了一個1T寄存器實例，在上層通道中需要用這個1T寄存器對特定DQS組中的DQ數據位進行延時。注意在該例中，大功率電感器廠家 下層通道不需要1T寄扁平線圈電感器存器。通過該過程開始對齊上層和下層通道。任何一個指定的通道是否需要1T寄存器是自動確定的，這是免費物理層IP內核中校準方案的 一部分功能。
隨后兩個DQS組被傳送到下降沿寄存器。如果需要的話，還可以在啟動時通過自動校準過程把可選寄存器切換進來或切換出去。最后是將上層和下層通道對齊到同一再同步時鐘上，這樣就形成了一個將完全對齊的或經過均衡的單倍數據率(SDR)數據傳遞到FPGA結構的源同步接口。
寫均衡
與讀均衡類似，不過方向相反，DQS組在不同的時刻發出信號，以便與到達DIMM上的器件的時鐘一致，并且必須滿足tDQSS參數要求的+/- 0.25 tCK。控制器必須通過創建反饋環路來調整DQS與CK的關系，在此過程中，控制器會將數據寫入DRAM，再通過順序相位進行掃描讀回，直到發現寫入窗的終點。為了更好的建立和保持余量，數據應該在好窗口的中間點發出。
其他的FPGA I/O功能創新
高性能的Stratix III FPGA還具有許多創新性的其他I/O功能，可以實現到各種存儲器接口的簡單且魯棒性連接，這種功能包括了動態片上端接(OCT)、可變的I/O延時以及半數據率(HDR)等。
動態OCT
并行和串行OCT為讀寫總線提供合適的線路端接和阻抗匹配，因此FPGA周邊不需要外接電阻，從而減少了外接元件成本，節約了電路板面積，而且降低了布線復雜度。另外，它還大大降低了功耗，因為并聯端接在寫操作時可以有效地被旁路掉。 大功率電感廠家 |大電流電感工廠
