摘 要： 基于FPGA芯片Stratix II EP2S60F672C4設計了一個適用于寬帶數字接收機的帶寬可變的數字下變頻器（VB-DDC）。該VB-DDC結合傳統數字下變頻結構與多相濾波結構的優點，實現了對輸入中頻信號的高效高速處理，同時可以在較大范圍內對信號處理帶寬靈活配置。硬件調試結果驗證了本設計的有效性。

　　變帶寬數字下變頻器（VB-DDC）可以對多種帶寬的輸入信號進行處理，因此在雷達、通信、電子偵察等領域有廣泛應用。商用數字下變頻器，如Intersil公司單通道DDC HSP50214B，雖然可以實現處理帶寬可變，但是其最高輸入數據采樣率只有65 MHz插件電感[1]，而且由于其采用多級級聯積分梳狀濾波器(CIC)的差模電感傳統下變頻結構，處理帶寬不超過1 MHz，不適合作為寬帶數字接收機的數字下變頻器。基于多相濾波結構的寬帶DDC可以處理寬帶信號，但是處理帶寬一般固定，而且當需要處理信號的帶寬很窄時，因為抽取因子變大，所需乘法器數目增多，因乘法器的工作頻率降低，所以其資源利用率很低。

　　本文基于Altera公司的Stratix II EP2S60F672C4設計的VB-DDC，結合傳統數字下變頻結構與多相濾波結構的優點，實現了對輸入中頻信號的高效高速處理，同時可以在較大范圍內對信號處理帶寬進行靈活配置。當A/D輸出中頻信號采樣率為100 MS/s時，本文設計的這種VB-DDC信號處理帶寬可在40 MHz~8 kHz的范圍內靈活配置，輸出基帶信號數據率可在50 MS/s~112 kS/s的范圍內變化。

　　1 系統結構

　　本文設計的VB-DDC用于如圖1所示的寬帶數字接收機中頻處理系統中，該系統硬件主要由1片FPGA(Altera公司Stratix II 系列的EP2S60F672C4)、AD公司的寬帶A/D轉換器AD*5(14 B電感式位移傳感器it，最高采樣率達105 MS/s)[2]，以及TI公司的達芬奇系列數字信號處理器TMS320DM6437組成。

　　系統數據流程如圖1所示，A/D采樣的中頻模擬信號輸出至FPGA，FPGA中的VB-DDC將中頻信號下變頻至基帶，再通過McBSP接口將基帶信號傳給DSP進行解調、功率譜估計等數字信號處理，最后DSP再將結果通過以太網送至上位機PC進行顯示。同時，VB-DDC可通過McBSP接口接收上位機PC傳來的配置參數，實現DD動態配置。

　　本文主要討論該系統中的FPGA部分，其內部各模塊框圖如圖2所示。

　　2 窄帶濾波器組模塊

　　窄帶濾波器組模塊基于傳統數字下變頻結構，其內部框圖如圖3所示。為了實現濾波器組處理帶寬可變，HB及FIR濾波器的濾波器系數均可變，并且CIC濾波器的抽取因子可以在2~32范圍內靈活選擇，FIR濾波器輸出后也可選擇直接輸出至下級或者2倍抽取后輸出至下級。這樣窄帶濾波器組總的抽取因子可在4~128范圍內變化，即可根據信號處理帶寬使輸出數據率在25 MS/s~0.781 25 MS/s之間靈活改變，實現窄帶VB-DDC的功能。

　　3 多相濾波結構的寬帶濾波器

　　在本設計中，當信號帶寬大于1 MHz時，由寬帶濾波器處理。AD采樣率100 MS/s時，設計寬帶濾波器：通帶0.5 MHz，阻帶起始頻率1.8 MHz，通帶波紋0.1 dB，阻帶抑制比為84 dB，調用MATLAB中函數firpm設計濾波器，計算所需的濾波器階數為266。

　　為了實現266階的FIR濾波器，采用基于多相濾波的乘法器時分復用結構。多相因子取38，抽取因子取7。

　　數據排序分組原理如圖4所示，其中FIFO1~FIFO38的38個獨立的存儲器用38個深度為7、位寬為18的FIFO實現。FIFO的個數由多相因子決定，為了實現處理帶寬可變，輸出信號數據率可變，抽取因子可在1~7之間選擇，FIFO的深度由抽取因子決定，可在1~7之間配置。由L1~L38輸出的數據應乘以對應的濾波器系數，然后將這38個乘積累加，則可得到多相濾波的輸出，如圖5所示。

　　MATLAB產生266階原型低通濾波器系數，通過參數配置模塊在DDC開始工作前存入RAM中，在參數配置模塊中有專門的RAM寫操作控制邏輯。由于抽取因子可在1~7之間靈活配置，則濾波器總的階數可在138~738，即38~266之間變化，所以RAM中預存的濾波器系數應根據濾波器實際階數靈活配置，多余的RAM存儲空間置零。 大功率電感廠家 |大電流電感工廠