標(biāo)簽：智能硬件(616)驅(qū)動電路(345)FPGA(3102)
FPGA（Field－Programmable Gate Array），即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。FPGA的開發(fā)相對于傳統(tǒng)PC、單片機(jī)的開發(fā)有很大不同。FPGA以并行運(yùn)算為主，以硬件描述語言來實(shí)現(xiàn)；相比于PC或單片機(jī)（無論是馮諾依曼結(jié)構(gòu)還是哈佛結(jié)構(gòu)）的順序操作有很大區(qū)別，也造成了FPGA開發(fā)入門較難。目前國內(nèi)有專業(yè)的FPGA外協(xié)開發(fā)廠家，開發(fā)展基本電路如下：
蜂鳴器電路如圖3.47所示。FM信號由FPGA的I/O口控制。當(dāng)FM為高電平時，Q1的BE導(dǎo)通，則CE導(dǎo)通，蜂鳴器的5V和GND形成回路，發(fā)出聲音。當(dāng)FM為低電平時，Q1的BE斷開，則CE斷開，蜂鳴器的5V和GND斷開，因此沒有電流流過蜂鳴器，蜂鳴器便不發(fā)聲。在后面的實(shí)驗(yàn)中，我們可以使用PWM信號，即以固定的時高時低的電平控制Q1的導(dǎo)通與否，然后達(dá)到蜂鳴器的時斷時開，人耳聽到的便是不同頻率的聲響。
圖3.47 蜂鳴器驅(qū)動電路
8個LED指示燈的電路如圖3.48所示，他們公共端接電源3.3V，另一端連接FPGA的I/O口。若輸出高電平，LED熄滅；若輸出低電平，則LED點(diǎn)亮。這8個LED的接口是與數(shù)碼管的段選信號復(fù)用的。
圖3.48 8個LED指示燈電路
3位的撥碼開關(guān)電路如圖3.49所示。
圖3.49 撥碼開關(guān)電路
如圖3.50，我們可以對照實(shí)物，默認(rèn)3個撥碼開關(guān)應(yīng)該都是撥向左側(cè)（即1、2、3標(biāo)記側(cè)），在電路圖上就是VCC3.3上拉一側(cè)。就是說，默認(rèn)情況下，3個連接FPGA的I/O口的信號SW_MODE1、SW_MODE2、SW_MODE3均為高電平。若撥碼開關(guān)被撥到右側(cè)（即標(biāo)記ON側(cè)），則采集到的輸入就是低電平了。
圖3.50 撥碼開關(guān)實(shí)物照片
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標(biāo)簽：智能硬件(616)驅(qū)動電路(345)FPGA(3102)
數(shù)碼管電路如圖3.51所示。SEG_CS0、SEG_CS1、SEG_CS2、SEG_CS3這4個信號對應(yīng)控制數(shù)碼管4位顯示的片選信號，低電平有效，若4個片選信號都為0，則4位數(shù)碼管都能點(diǎn)亮顯示。LED0-7則也被復(fù)用為數(shù)碼管的段選信號，控制一個數(shù)碼管的對應(yīng)段LED的亮滅狀態(tài)，這一組信號對于4位的數(shù)碼管是共用的。在實(shí)際控制時，我們一般會分時點(diǎn)亮需要顯示的各個位數(shù)碼管，只要時間控制得合理，人眼是很容易被“蒙騙”的，我們很容易就能看到4個不同的數(shù)字顯示在數(shù)碼管上。
圖3.51 數(shù)碼管驅(qū)動電路
A/D芯片的電路如圖3.52所示。它通過一個單向（從A/D芯片到FPGA）數(shù)據(jù)傳輸?shù)腟PI接口與FPGA相連。FPGA通過這組SPI接口讀取當(dāng)前模擬電壓值。為了得到不同的模擬電壓值，我們的板子在A/D芯片的模擬輸入端設(shè)置了一個3.3V的分壓電阻，當(dāng)跳線帽連接了P3的1-2引腳時，調(diào)節(jié)可變電阻R24的阻值便能改變當(dāng)前A/D采樣的數(shù)據(jù)。跳線帽若連接P3的2-3引腳，則AD芯片的輸入模擬電壓來自于D/A芯片的當(dāng)前輸出。 大功率電感廠家 |大電流電感工廠
