1 引言
A/D轉換器是模擬系統(tǒng)與數(shù)字系統(tǒng)接口的關鍵部件，可以將需要測量的模擬信號精確地轉換成數(shù)字量信號。一旦以數(shù)字形式出現(xiàn)，就能簡單而準確地對其進行處理，從而提取出有用的信息。
現(xiàn)代電子系統(tǒng)中，模數(shù)轉換器（ADC）已經(jīng)成為一個相當重要的電路單元。很多控制類芯片（MCU）和信號處理芯片（DSP）都盡量在片內集成模數(shù)轉換器。因此，基于嵌入應用的模數(shù)轉換器的設計對于實現(xiàn)單芯片系統(tǒng)時很有價值的。
因逐次逼近型的模數(shù)轉換器中只使用一個比較器，芯片占用的面積很小。在速度要求不高的場合，具有很高的性價比[1]。
本設計的側重點是優(yōu)化內部單元電路結構，以提高精度和轉換速率。作者基于0.6μm數(shù)字CMOS工藝，設計和實現(xiàn)了采樣頻率達3MHz、10位精度、內部采用雙時鐘結構的逐次逼近型模數(shù)轉換器。與其相應的單時鐘方式相比，能夠在不影響轉換精度的前提下提高ADC的轉換速度。
2電路設計與分析
2.1 轉換器的整體結構設計
逐次逼近型A/D轉換器的工作原理圖如圖1，包括比較器，D／A轉換器，逐次逼近寄存器，時序產(chǎn)生及數(shù)字控制邏輯電路。根據(jù)逐次逼近的時間要求，時序產(chǎn)生電路可產(chǎn)生變換頻率的時鐘，提供給數(shù)字控制邏輯電路。數(shù)字控制邏輯電路控制著整個模數(shù)轉換的過程，根據(jù)比較器的輸出結果依次序確定逐次逼近寄存器中數(shù)字各碼元的值。
對于逐次逼近型ADC來說，其轉換誤差主要由內部DAC轉換誤差、比較器失調、帶寬限制以及輸入噪聲產(chǎn)生。而其中內部DAC電路設計得好壞對整個ADC的轉換精度起著關鍵性的作用。
2.2 D/A轉換器的設計
D/A轉換器的結構有很多種，分為電壓定標、電荷定標、電流定標等。不同結構的D/A轉換器在性能上是有差異的。單純采用一種定標方式，需要有很高的匹配精度，否則很難實現(xiàn)高精度轉換。
本設計中的D/A轉換器采用高位電荷定標、低位電壓定標的方法。其原理框圖如圖2所示。
此種結構的DAC，其微分非線性、積分非線性與匹配容許公差的關系可由方程(1)、(2)表示，其中，M表示高位的位數(shù)，N為總的位數(shù)。
(1)(2)繞行電感
采用二進制加權的電容器陣列完成高五位大電流電感定標，電阻串塑封電感完成低五位定標的電路結構，要使得DNL和INL均要小于0.8，則要求匹配的容差ΔR/R≤2.58％，ΔC/C≤0.0756％。由結果可以看出，這種DAC結構，對電容的匹配特性要求較電阻要高一些。但是最大和最小的電容之比不是很大，為16倍，因而，能在實際的版圖繪制時，采用電容共中心對稱的設計，盡可能滿足其匹配性的要求。
2.3 比較器的設計
比較器在模數(shù)轉換器中是不可缺少的重要單元。通常我們比較關心比較器的傳播延時、分辨度、以及共模輸入范圍等。在實際的比較器設計中，為了滿足整個電路的精度和速度的要求，采用兩級差分放大器作為前置放大，最后采用一級差分輸入的自偏壓差分放大器將比較結果輸出。為了消除比較器的失調電壓，在兩級放大器的線圈電感器輸入端采用電容進行耦合。這種結構降低了輸入電壓失調的影響，提高了比較器的分辨性能[2]。其電路結構如圖3所示。
當FB和Reset開關閉合時，標記為Cvi的電容將每一級放大器的輸入端自動置零。輸入電壓通過電容C1和C2加到第一級比較器。
比較器中，A1和A2兩個差動放大器采用圖4所示的電路結構。M1和M2組成輸入差分對，M3，M5，M4和M6組成帶有正反饋的負載，以提高電路增益。 M3和M4的跨導要比M5和M6的跨導小，使這個電路結構成為弱正反饋電路，并且以之構成二級正反饋電路，其后再跟一級跟隨器輸出[2]。M7和M10是電流放大級，M8，M9，M11和M12組成第二級帶正反饋的負載，而M14，M15，M16和M17則組成兩個跟隨器輸出級[3]。
比較器的最后一級是差分輸入的自偏壓差分放大器，電路如圖5所示。當正相輸入電壓Vin+增加時，M1和 M3的漏極電壓降低，使得M6導通，產(chǎn)生的電流經(jīng)M4到漏極輸出端，輸出高電平。在上述過程中，M5的電流幾乎為零；當Vin+的電壓降低時，M5導通，由M2和M5形成電流沉，輸出低電平。電壓比較的結果最終經(jīng)M7和M8驅動后從Vout輸出，送到移位寄存器。
2.4 時鐘及數(shù)字控制電路的設計
傳統(tǒng)的逐次逼近型模數(shù)轉換，N位字的轉換時間為N個時鐘周期。一旦所加的時鐘信號確定，單次轉換的時間也就確定了。但是，頻率過快的時鐘信號也將導致轉換精度降低。 大功率電感廠家 |大電流電感工廠
